한국기술교육대학교 온라인평생교육원 반도체 제조 공정 개발 PART 1 내용 정리수료 1편)

한국기술교육대학교 온라인평생교육 기관 반도체 제조 공정 개발 PART 1 내용 정리수료 1편)

나용입니다. 드디어 길다면 길고 짧으면 짧았던 두 달간의 e서포터즈 활동이 금요일로 종료가 되어요 저는 이번이 두 차례 활동이었는데 저번 활동 때에 대조적으로 더 양질의 글을 작성했다고 생각은 합니다. . 제 기준 첫번째 저의 두 차례 e서포터즈 활동의 개선할 점은 이 두 가지였는데요 제가 잘 개선을 했는지 한번 검토해보려고 해요 첫번째 글씨에 대한 개선을 얘기해보려고 하는데요 글씨 크기는 티스토리에 기본 설정된 2로 둘 다.

반도체 제조 소자 형성 공정

이번 시간에 배울 내용은 Gate 전극, SourceDrain을 형성하는 공정입니다. 저번 시간까지 다음과 같은 반도체를 만들었습니다. 연마된 pWafer Si에 STI 기술을 통해 Oxide로 소자를 분리시키는 공정을 진행하였습니다. 이온 주입을 통해 Well을 형성하는 공정을 진행하였습니다. 아래 그림은 이번 챕터의 총 요약 사진입니다.

cMOS Invertor의 동작 원리

cMOS란 비메모리 논리회로를 구성하는 기본적 소자로, 반도체의 discrete 단위소자로 활용합니다. nMOS와 pMOS가 상하로 대치하여, Onoff가 서로 보완되는 pushpull 구조입니다. STI는 Shallow Trench Isolation의 약자로, 소자 간의 구분을 해주는 SiO2 막입니다. Drain이 서로 묶여 있습니다. cMOS는 주로 p형 기판을 사용합니다.

아래 그림은 Invertor gate 논리 회로의 명확한 설명 글입니다. 상단부(pMOS) 트랜지스터를 풀 업 트랜지스터라고 합니다. 하단부nMOS 트랜지스터를 풀 다운 트랜지스터라고 합니다. 아래 그림은 소자 형성 공정 입체도입니다.

게이트 포토 패턴 및 식각 공정

게이트를 만드는 공정의 단계는 다음과 같습니다. 1. 열 산화 방식으로 게이트 산화막을 전체적으로 증착시킵니다. 게이트 인가전압 2.5V 산화막 두께 55A 게이트 인가전압 3.3V 산화막 두께 80A 2. LPCVDSiH4 gas를 통해 Poly Si을 전면에 증착합니다. 3. nMOS영역에 n Poly Si 전극의 낮은 시트 저항을 위해 Phosphorus 이온 주입을 진행합니다.

Well 공정처럼 이온 주입을 안 하는 부분에는 PR이 증착되어 있습니다. 4. pMOS영역에 p Poly Si 전극의 낮은 시트 저항을 위해 Boron 이온 주입을 진행합니다.

WELL 형성 공정

WELL이란, 전자 혹은 정공이 가득 찬 형태를 말합니다. WELL 공정을 하는 이유는 다음과 같습니다. 굉장히 낮은 이온 주입 에너지로 문턱 전압을 조정할 수 있습니다. 펀치 스루Source에서 Drain으로 캐리어가 이동할 때, channel로 이동하다가 기판 하부로 뚝 떨어지는 현상를 막아줍니다. 채널 정지 채널 보호 영역입니다. 채널이 과도하게 깊게 형성되는 것을 막아줍니다. 즉, nMOS와 pMOS가 같이 접합되는 부분이 생기게 되어 전기적으로 연결이 되는 것을 막아줍니다.

WELL 이온 주입 확산이 위로되기 위해 이온 주입을 진행합니다. 다음 그림은 PWELL 이온 주입 공정입니다.

Si 다짐 방향에 따른 특성

111 면 원자의 밀도가 가장 높고 탄성계수가 가장 큽니다. 이웃하는 111 사이의 힘은 다른 면에 비해 훨씬 약합니다. 따라서 이 방향에서 가장 잘 쪼개집니다. 원자의 밀도가 높기 때문에 산화속도, 식각속도가 가장 큽니다. 선형 속도 상수 부분에서 다짐 방향이 크게 의존적이며, 포물선형 속도 상수는 다짐 방향에 비교적 무관합니다. 산화물의 고정 전화 밀도, 계면 포획 밀도가 가장 큽니다.

식각 시 54.74도를 이루어 식각 됩니다. 110 면 원자의 밀도가 두 번째로 높고, 탄성계수가 두 번째로 큽니다. – 산화 적층 결합(OSF)의 성장속도가 {111} 방향의 웨이퍼보다. 3배 정도 빠릅니다.